Merrillchip Neu & Original auf Lager Elektronische Komponenten Integrierter Schaltkreis IC DS90UB928QSQX/NOPB

1.

FPDLINK ist ein von TI entwickelter Hochgeschwindigkeits-Differenzübertragungsbus, der hauptsächlich zur Übertragung von Bilddaten wie Kamera- und Anzeigedaten verwendet wird.Der Standard entwickelt sich ständig weiter, vom ursprünglichen Leitungspaar zur Übertragung von 720P@60fps-Bildern bis zur aktuellen Fähigkeit zur Übertragung von 1080P@60fps, wobei nachfolgende Chips noch höhere Bildauflösungen unterstützen.Auch die Übertragungsdistanz ist mit ca. 20 m sehr groß, was sie ideal für Automobilanwendungen macht.

FPDLINK verfügt über einen Hochgeschwindigkeits-Vorwärtskanal zur Übertragung von Hochgeschwindigkeits-Bilddaten und einem kleinen Teil der Steuerdaten.Es gibt auch einen Rückwärtskanal mit relativ niedriger Geschwindigkeit für die Übertragung von Rückwärtssteuerinformationen.Die Vorwärts- und Rückwärtskommunikation bilden einen bidirektionalen Steuerkanal, was zu dem cleveren Design des I2C in FPDLINK führt, das in diesem Artikel diskutiert wird.

FPDLINK wird zusammen mit einem Serialisierer und einem Deserialisierer verwendet. Die CPU kann je nach Anwendung entweder mit dem Serialisierer oder dem Deserialisierer verbunden werden.In einer Kameraanwendung stellt beispielsweise der Kamerasensor eine Verbindung zum Serialisierer her und sendet Daten an den Deserialisierer, während die CPU die vom Deserialisierer gesendeten Daten empfängt.In einer Anzeigeanwendung sendet die CPU Daten an den Serialisierer und der Deserialisierer empfängt die Daten vom Serialisierer und sendet sie zur Anzeige an den LCD-Bildschirm.

2.

Der i2c der CPU kann dann mit dem i2c des Serializers oder Deserializers verbunden werden.Der FPDLINK-Chip empfängt die von der CPU gesendeten I2C-Informationen und überträgt die I2C-Informationen über den FPDLINK an das andere Ende.Wie wir wissen, wird der SDA im i2c-Protokoll über SCL synchronisiert.In allgemeinen Anwendungen werden Daten an der steigenden Flanke von SCL zwischengespeichert, was erfordert, dass der Master oder Slave für Daten an der fallenden Flanke von SCL bereit sein muss.Bei FPDLINK gibt es jedoch kein Problem, wenn der Master Daten sendet, da die FPDLINK-Übertragung zeitgesteuert ist. Der Slave empfängt die Daten höchstens ein paar Takte später, als der Master sie sendet. Es gibt jedoch ein Problem, wenn der Slave dem Master antwortet Wenn der Slave beispielsweise dem Master mit einem ACK antwortet, wenn das ACK an den Master übertragen wird, ist es bereits später als die vom Slave gesendete Zeit, d. h. es hat bereits die FPDLINK-Verzögerung durchlaufen und hat möglicherweise den Anstieg verpasst Rand des SCL.

Glücklicherweise berücksichtigt das i2c-Protokoll diese Situation.Die i2c-Spezifikation spezifiziert eine Eigenschaft namens i2c stretch, was bedeutet, dass der i2c-Slave die SCL herunterziehen kann, bevor er die Bestätigung sendet, wenn sie nicht bereit ist, sodass der Master beim Versuch, die SCL hochzuziehen, scheitert und der Master es weiterhin versucht Ziehen Sie die SCL hoch und warten Sie auf die Antwort. Daher werden wir bei der Analyse der i2c-Wellenform auf der FPDLINK-Slave-Seite feststellen, dass jedes Mal, wenn der Slave-Adressteil gesendet wird, nur 8 Bits vorhanden sind und die ACK später beantwortet wird.

Der FPDLINK-Chip von TI nutzt diese Funktion voll aus, anstatt einfach die empfangene i2c-Wellenform weiterzuleiten (d. h. die gleiche Baudrate wie der Absender beizubehalten), sondern die empfangenen Daten mit der auf dem FPDLINK-Chip eingestellten Baudrate erneut zu übertragen.Dies ist daher bei der Analyse der i2c-Wellenform auf der FPDLINK-Slave-Seite zu beachten.Die i2c-Baudrate der CPU beträgt möglicherweise 400 KB, aber die i2c-Baudrate auf der FPDLINK-Slave-Seite beträgt 100 KB oder 1 MB, abhängig von den hohen und niedrigen SCL-Einstellungen im FPDLINK-Chip.