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Xilinx-Speicher – Konfigurationsproms für FPGAs

Xilinx stellt die XC18V00-Serie systemintern programmierbarer Konfigurations-PROMs vor (Abbildung 1).Zu den Geräten dieser 3,3-V-Familie gehören ein 4-Megabit-, ein 2-Megabit-, ein 1-Megabit- und ein 512-Kilobit-PROM, die eine benutzerfreundliche, kostengünstige Methode zum Neuprogrammieren und Speichern von Xilinx-FPGA-Konfigurationsbitströmen bieten.

Wenn sich das FPGA im Master Serial-Modus befindet, generiert es einen Konfigurationstakt, der das PROM antreibt.Eine kurze Zugriffszeit nach der Aktivierung von CE und OE stehen Daten auf dem PROM DATA (D0)-Pin zur Verfügung, der mit dem FPGA-DIN-Pin verbunden ist.Neue Daten stehen eine kurze Zugriffszeit nach jeder steigenden Taktflanke zur Verfügung.Das FPGA generiert die entsprechende Anzahl an Taktimpulsen, um die Konfiguration abzuschließen.Wenn sich das FPGA im Slave-Seriell-Modus befindet, werden das PROM und das FPGA von einem externen Taktgeber getaktet.

Wenn sich der FPGA im Master Select MAP-Modus befindet, generiert der FPGA einen Konfigurationstakt, der das PROM antreibt.Wenn sich das FPGA im Slave-Parallel- oder Slave-Select-MAP-Modus befindet, erzeugt ein externer Oszillator den Konfigurationstakt, der das PROM und das FPGA antreibt.Nachdem CE und OE aktiviert wurden, sind Daten an den DATA-Pins (D0–D7) des PROM verfügbar.Neue Daten stehen eine kurze Zugriffszeit nach jeder steigenden Taktflanke zur Verfügung.Die Daten werden mit der folgenden steigenden Flanke des CCLK in das FPGA eingetaktet.Ein freilaufender Oszillator kann in den Modi Slave Parallel oder Slave Select MAP verwendet werden.

Mehrere Geräte können kaskadiert werden, indem der CEO-Ausgang verwendet wird, um den CE-Eingang des folgenden Geräts anzusteuern.Die Clock-Eingänge und die DATA-Ausgänge aller PROMs in dieser Kette sind miteinander verbunden.Alle Geräte sind kompatibel und können mit anderen Mitgliedern der Familie oder mit der einmalig programmierbaren seriellen PROM-Familie XC17V00 kaskadiert werden.